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반도체 소자 / 트랜지스터 소자 · 약 4분 읽기

채널 길이 변조

#채널길이변조#핵심이론
📘 핵심 개념전류가 일정하지 않다

이상적인 MOSFET은 포화 영역에서 드레인 전압을 올려도 드레인 전류가 변하지 않는 전류원처럼 동작한다. 실제 소자에서는 드레인 전압이 커질수록 전류가 완만하게 계속 늘어난다. 이 현상이 채널 길이 변조(Channel Length Modulation)이다. 전류원이 이상적이지 않다는 뜻이므로 아날로그 회로의 이득과 전류 거울의 정확도에 직접 영향을 준다.

📘 정의채널 길이 변조의 정의

포화 영역에서 드레인 전압 $V_{DS}$가 커지면 채널이 끊기는 지점인 핀치오프점이 드레인에서 소스 쪽으로 이동한다. 드레인 쪽 공핍 영역이 넓어지기 때문이다. 전류가 흐르는 유효 채널 길이는 $L_{eff} = L - \Delta L$로 줄어들고, 전류는 채널 길이에 반비례하므로 조금 늘어난다. 전압이 아니라 드레인 전압이 원인이라는 점이 핵심이다.

📘 핵심 개념직관적 이해: 수로

물이 높은 곳에서 낮은 곳으로 내려가는 수로에서, 처음의 완만한 구간이 유량을 정하고 끝의 가파른 구간은 물을 쏟아낼 뿐이라고 하자. 낮은 쪽 끝을 더 낮추면 가파른 구간이 길어지고 완만한 구간은 짧아진다. 완만한 구간이 짧아지면 같은 조건에서 흐르는 물이 늘어난다. 드레인 전압을 올릴 때 핀치오프점이 소스 쪽으로 밀려 유효 채널이 짧아지는 상황이 이와 같다.

✏️ 수식채널 길이 변조 계수

$$ I_D = \frac{1}{2}\mu C_{ox}\frac{W}{L}(V_{GS}-V_{th})^2(1 + \lambda V_{DS}) $$

  • $I_D$: 드레인 전류
  • $\mu$: 이동도
  • $C_{ox}$: 단위 면적당 산화막 커패시턴스
  • $W$, $L$: 채널 폭과 길이
  • $V_{GS}$, $V_{th}$: 게이트-소스 전압과 문턱 전압
  • $\lambda$: 채널 길이 변조 계수
  • $V_{DS}$: 드레인-소스 전압

$\lambda$가 클수록 $V_{DS}$에 따른 전류 증가가 가파르다. $\lambda$는 대략 채널 길이에 반비례하므로 채널이 짧은 소자일수록 크다. $\lambda$의 역수에 해당하는 값이 얼리 전압($V_A$)이고, 출력 저항은 다음과 같다.

$$ r_o = \frac{1}{\lambda I_D} \approx \frac{V_A}{I_D} $$

✏️ 측정 방법포화 영역의 기울기

$V_{GS}$를 고정하고 $V_{DS}$를 올리면서 $I_D$를 측정한다. 포화 영역에서 곡선이 수평이 아니라 기울어져 있다면 채널 길이 변조가 있는 것이다. 이 직선을 $V_{DS}$ 축 쪽으로 연장하면 $-V_A$ 지점에서 만난다. 기울기와 $I_D$로 $\lambda$ 또는 출력 저항 $r_o$를 구한다.

[면접 팁] 채널 길이 변조가 무엇인지 물으면 원인(드레인 전압), 결과(전류의 완만한 증가), 영향(출력 저항 감소와 아날로그 이득 저하)을 한 흐름으로 답한다.
🎚️ 변수 영향영향을 주는 조건
변수 영향
채널 길이 $L$ 길수록 $\lambda$가 작아져 효과가 줄어든다
드레인 전압 $V_{DS}$ 클수록 공핍 영역이 넓어져 $\Delta L$이 커진다
기판 도핑 농도 높을수록 공핍 영역이 좁아져 효과가 줄어든다
바이어스 전류 $I_D$ 클수록 같은 $\lambda$에서 출력 저항이 작아진다
🛠️ 실무 이슈아날로그 회로 영향

증폭기의 전압 이득은 $g_m r_o$에 비례하므로 $r_o$가 작아지면 이득이 떨어진다. 전류 거울에서는 두 트랜지스터의 $V_{DS}$가 다르면 복사한 전류가 어긋난다. 디지털 회로는 트랜지스터가 스위치로 동작해서 영향이 상대적으로 작다. 채널 길이 변조는 짧은 채널에서 더 크지만 긴 채널에서도 있는 현상이고, 문턱 전압이 낮아지는 DIBL 같은 단채널 효과와는 다른 현상이다. 둘은 채널이 짧은 소자에서 함께 나타나 출력 저항을 낮춘다.

✏️ 개선 방법줄이는 방법
  • 이득이 중요한 아날로그 소자는 일부러 채널을 길게 그린다.
  • 캐스코드 구조로 아래쪽 트랜지스터의 $V_{DS}$ 변화를 줄여서 출력 저항을 키운다.
  • 게이트 제어력이 높은 FinFET, GAA 구조는 DIBL 같은 단채널 효과를 억제하는 데 효과가 크다. 출력 저항은 채널 길이와 회로 구조로 함께 확보한다.
🧠 암기 포인트시험·면접 직전 체크
  • 원인은 게이트 전압이 아니라 드레인 전압이다. 핀치오프점이 소스 쪽으로 이동한다.
  • 결과는 포화 영역에서 $I_D$의 완만한 증가이고 $\lambda$가 클수록 심하다.
  • $\lambda$는 대략 $1/L$에 비례하고 얼리 전압 $V_A$와 역수 관계이다.
  • 영향은 출력 저항 $r_o$ 감소와 아날로그 이득 저하이다.
  • 대응은 채널 길이를 늘리거나 캐스코드 구조를 쓰는 것이다.