수율(Yield)

수율(Yield)은 만든 칩 가운데 정상적으로 동작하는 칩의 비율이다. 웨이퍼 한 장에서 쓸 수 있는 칩이 줄면 같은 수의 제품을 만들기 위해 웨이퍼와 자원을 더 써야 하므로 수율이 낮을수록 생산 비용이 급격히 늘어난다. 제조 과정의 결함을 줄여 수율을 높이는 것이 중요한 이유이다.

수율은 반도체 업체의 수익성과 직결된다. 수율이 높으면 같은 비용으로 더 많은 제품을 만들 수 있어 가격 경쟁력이 생긴다. 특히 새 공정을 도입한 초기에는 수율이 낮기 때문에, 얼마나 빨리 수율을 끌어올리느냐가 경쟁력을 가른다.

수율이 높다는 것은 규격에 맞는 칩이 많다는 뜻이고, 이는 공정이 안정적이고 결함이 적다는 신호이다. 다만 수율은 '규격을 통과한 비율'이므로, 출하 후 신뢰성은 별도로 번인 같은 시험으로 확인한다. 수율을 높이는 일은 단순히 생산량을 늘리는 것이 아니라 공정 품질을 관리하는 일이다.

수율은 웨이퍼 상태에서 각 칩(다이)을 전기적으로 검사하는 EDS 공정에서 처음 확인한다. 자동화된 검사 장비가 칩마다 전기적 특성을 시험해 기준을 통과하지 못한 칩을 불량으로 분류하고, 그 결과를 웨이퍼 맵으로 기록한다. 이를 바탕으로 다음과 같이 계산한다.

$$ \text{Yield} = \frac{\text{Number of Good Dies}}{\text{Total Number of Dies}} $$

• $\text{Yield}$: 수율
• $\text{Number of Good Dies}$: 정상적으로 작동하는 칩의 개수
• $\text{Total Number of Dies}$: 웨이퍼에서 검사한 전체 칩의 개수

실제 총 수율은 웨이퍼 제조 수율, 조립(패키징) 수율, 최종 테스트 수율을 곱한 값으로 본다.

수율은 여러 변수로 정해진다. 첫째는 공정의 결함 밀도이다. 먼지(입자)나 결정 결함이 많을수록 불량 칩이 늘어난다. 둘째는 칩 면적이다. 면적이 클수록 결함이 하나라도 걸릴 확률이 커져 수율이 떨어진다. 셋째는 설계의 복잡성이다. 설계 규칙의 여유가 작거나 구조가 복잡하면 공정 변동에 민감해져 수율이 떨어질 수 있다. 넷째는 공정의 일관성이다. 같은 조건에서도 결과가 흔들리면 수율이 변동한다.

결함이 무작위로 퍼져 있다고 보고 포아송 분포로 수율을 예측하는 모델이 있다.

$$ Y = e^{-AD} $$

• $Y$: 수율
• $A$: 다이의 면적
• $D$: 결함 밀도(단위 면적당 결함 수)

$e^{-AD}$는 다이 하나에 결함이 전혀 없을 확률이다. 결함 밀도 $D$나 면적 $A$가 커지면 지수 값이 작아져 수율이 급격히 떨어진다. 그래서 면적이 큰 칩일수록 결함 밀도를 낮추는 것이 훨씬 중요하다.

수율은 생산성과 원가에 직결되므로 항상 관리해야 한다. 수율이 낮으면 비용이 늘고 수익성이 나빠진다. 특히 결함 밀도가 높으면 수율이 급격히 떨어지므로 공정 단계마다 결함을 줄이는 노력이 필요하다. 공정의 일관성이 확보되지 않으면 수율이 들쭉날쭉해 안정적인 생산이 어렵다. 웨이퍼 맵에서 불량이 특정 위치(가장자리, 중앙, 특정 샷)에 몰리는 패턴은 원인 공정을 찾는 단서가 된다.

• 결함 예방: 클린룸 관리, 장비 청정도 유지, 오염원 차단으로 입자를 줄인다.
• 실시간 모니터링: 공정 중 이상을 빨리 감지해 불량이 퍼지기 전에 조치한다.
• 공정 제어와 최적화: 장비 간 편차를 줄이고 조건을 안정시켜 일관성을 높인다.
• 데이터 기반 분석: 웨이퍼 맵과 공정 데이터를 분석해 불량 패턴의 원인을 찾는다. 머신러닝 같은 기법도 이런 분석에 쓰인다.

• 수율 = 정상 칩 수 ÷ 전체 칩 수. 웨이퍼 상태의 EDS에서 처음 확인한다.
• 결함 밀도와 칩 면적이 클수록 수율이 떨어진다($Y = e^{-AD}$).
• 총 수율은 단계별 수율(웨이퍼, 조립, 최종 테스트)의 곱이다.
• 웨이퍼 맵의 불량 분포는 원인 공정을 찾는 단서이다.
• 개선: 결함 예방, 실시간 모니터링, 공정 제어, 데이터 분석