반도체 제조 공정 한눈에 보기

반도체 칩은 덩어리를 깎아 만드는 물건이 아니다. 둥근 실리콘 판인 웨이퍼 위에 얇은 막을 한 겹씩 쌓고, 층마다 회로 모양을 새겨 가며 완성한다. 트랜지스터가 나노미터 크기의 구조물이라서 한 번에 모양을 잡을 수 없고, 층마다 모양을 정하고, 깎고, 채우는 일을 되풀이해야 하기 때문이다.

웨이퍼 한 장에서는 같은 칩(다이, die)이 칩 크기에 따라 수십 개에서 수천 개까지 동시에 만들어진다. 한 번의 공정이 웨이퍼 전체에 같은 효과를 내므로, 칩이 많이 올라갈수록 칩 하나당 드는 비용이 줄어든다.

회로를 그리는 설계와, 설계도를 유리판에 옮긴 마스크 제작은 웨이퍼가 투입되기 전에 끝나 있다. 이 글이 다루는 여덟 단계는 그 설계도를 실제 물질로 만들어 내는 과정이다.

1단계와 7·8단계는 웨이퍼 한 장이 한 번씩 거치지만, 3~6단계는 층마다 되풀이된다. 순서는 틀 만들기(포토), 깎기(식각), 채우기와 성질 바꾸기(증착·이온 주입), 연결하기(배선)로 이어지며, 앞 단계의 결과가 뒤 단계의 입력이 되기 때문에 바꿀 수 없다. 식각은 포토가 만든 틀이 있어야 깎을 곳이 정해지고, 증착은 식각이 파 놓은 홈이 있어야 채울 곳이 생긴다. 산화는 주로 초반에 하지만 게이트 절연막을 만들 때처럼 중간에 다시 나오기도 한다.

모래의 주성분인 이산화규소에서 실리콘을 뽑아 매우 높은 순도로 정제하고, 녹인 실리콘에서 단결정 기둥인 잉곳을 키운다. 대표 방법이 초크랄스키 공정으로, 작은 씨앗 결정을 녹은 실리콘에 담근 채 돌리면서 천천히 끌어올린다. 이 잉곳을 얇게 자르고 거울처럼 연마하면 웨이퍼가 된다.

원자 배열이 끊기는 경계에서는 전자가 흩어지거나 붙잡혀 소자 특성이 흔들린다. 그래서 웨이퍼에는 순도와 결정 품질이 먼저 요구되며, 지금은 지름 약 300 mm(12인치) 웨이퍼가 주로 쓰인다.

고온에서 산소나 수증기와 반응시키면 실리콘 표면이 얇은 이산화규소(SiO₂) 막으로 변한다. 막을 바깥에서 얹는 것이 아니라 표면의 실리콘이 직접 변하는 것이어서 실리콘과의 경계면 품질이 좋다. 산소만 쓰는 건식 산화는 막이 치밀하고 느리게 자라며, 수증기를 쓰는 습식 산화는 두꺼운 막을 빠르게 만든다.

산화막은 전기가 새지 않게 막는 절연체이고, 이후 공정에서 표면을 보호하거나 일부를 가리는 막으로도 쓰인다. 트랜지스터의 게이트 아래에 놓이는 얇은 절연막도 이 막에서 출발한다.

웨이퍼에 빛에 반응하는 감광막(포토레지스트)을 얇게 바르고, 회로 모양이 새겨진 마스크를 거쳐 빛을 쬐면 감광막의 성질이 빛을 받은 부분만 바뀐다. 현상액에 담그면 바뀐 부분이 녹아 없어지고(양성 감광막 기준) 회로 모양의 틀이 남는다. 선을 한 줄씩 그리는 대신 빛으로 찍어 내므로 같은 모양을 훨씬 빠르게 옮길 수 있다.

노광에 쓰는 빛의 파장이 짧을수록 더 가는 선을 만들 수 있어서, 광원은 파장 193 nm인 ArF에서 13.5 nm인 EUV까지 짧아져 왔다. 얼마나 가는 선을 새기느냐가 칩의 집적도를 가르기 때문에, 포토 장비는 라인에서 가장 값비싼 장비 가운데 하나이다.

식각은 감광막 틀이 덮고 있지 않은 부분의 막을 제거해서, 평면에 그린 그림을 입체 구조로 바꾸는 단계이다. 용액으로 녹이는 습식 식각은 빠르고 값싸지만 옆으로도 깎여 들어가 가는 선에는 불리하고, 플라즈마의 이온을 수직으로 가속해 깎는 건식 식각은 위에서 아래로 곧게 파서 미세한 패턴에 쓰인다.

방식에 관계없이 깎을 막은 빠르게, 지킬 막은 느리게 깎아야 하며, 이 비율을 식각 선택비라 한다. 선택비가 낮으면 감광막이나 아래 막까지 같이 깎여 패턴이 무너진다. 식각이 끝나면 감광막은 제거하고 다음 단계로 넘어간다.

박막 증착은 웨이퍼 위에 얇은 막(절연막, 금속막, 반도체막)을 새로 쌓는 일이다. 기체의 화학 반응으로 막을 만드는 CVD, 물질을 물리적으로 떼어 내 붙이는 PVD(스퍼터링 등), 원자층을 한 겹씩 쌓는 ALD가 대표 방식이다. 식각으로 깊고 좁아진 홈에서는 구석까지 막이 고르게 덮이는 정도, 곧 단차 피복성이 문제가 되며, 홈이 깊고 좁을수록 단차 피복성이 좋은 ALD 같은 방식이 쓰인다.

이온 주입은 붕소, 인, 비소 같은 불순물 원자를 이온으로 만들어 가속한 뒤 실리콘에 박아 넣는 일이다. 어떤 원자를 넣느냐에 따라 실리콘이 전자가 많은 n형이나 정공이 많은 p형이 되어, 트랜지스터를 이루는 영역이 만들어진다. 주입할 때 결정이 손상되므로 이어서 열처리로 결정을 회복시키고 불순물이 제 자리에서 작동하게 한다.

트랜지스터가 만들어져도 서로 이어지지 않으면 회로가 되지 않는다. 배선 단계에서는 소자 위에 절연막과 금속선을 여러 층 쌓아 소자들을 연결한다. 배선 금속으로는 저항이 낮은 구리가 주로 쓰이는데, 구리는 식각하기 어려워서 절연막에 홈을 먼저 파고 구리로 채운 뒤 표면을 갈아 평평하게 만드는 다마신 방식을 쓴다.

구리 원자는 절연막 속으로 퍼져 소자를 망가뜨릴 수 있으므로, 홈 안쪽에 확산을 막는 배리어 메탈을 먼저 입힌다. 배선이 가늘고 길수록 신호가 느려지는 RC 지연이 커지기 때문에, 칩이 미세해질수록 배선은 속도의 병목이 된다.

웨이퍼 위에 회로를 만드는 1~6단계를 전공정, 칩을 잘라 포장하는 8단계를 후공정이라 부른다. 7단계인 EDS는 두 공정 사이에서 칩의 양불량을 가르는 검사 단계이며, EDS를 후공정에 넣어 설명하는 자료도 많다.

전공정은 다시 둘로 나눈다. 트랜지스터를 만드는 앞부분을 FEOL(Front-End-Of-Line), 소자를 금속선으로 잇는 뒷부분을 BEOL(Back-End-Of-Line)이라 한다. 식각, 증착, 이온 주입이 FEOL과 BEOL 양쪽에서 쓰이므로, 용어는 공정 이름이 아니라 만드는 대상이 소자인지 배선인지를 기준으로 구분한다.

웨이퍼를 자르기 전에 프로브 카드의 가는 탐침을 칩의 전극에 대고 전기 신호를 보내 칩을 하나씩 검사한다. 결과는 어느 위치의 칩이 양품이고 불량인지를 나타내는 웨이퍼 맵으로 남는다. 메모리는 불량 셀을 미리 만들어 둔 예비 셀로 바꿔 연결해 살리는 리페어를 이 단계에서 하기도 한다.

불량 칩에 패키징 비용을 쓰지 않으려는 것이 이 단계의 목적이다. 웨이퍼에 만들어진 칩 가운데 양품이 차지하는 비율을 수율이라 한다.

웨이퍼 뒷면을 갈아 얇게 만든 뒤 칩 단위로 자르고(다이싱), 양품만 골라 기판이나 리드프레임에 붙인다. 칩의 전극과 기판은 가는 금속선(와이어 본딩)이나 작은 돌기(범프)로 잇고, 몰딩 수지로 감싼 뒤 마지막 검사를 거쳐 출하한다. 맨 칩은 충격, 습기, 열에 약하고 보드에 직접 연결할 수도 없어서, 패키지가 칩의 보호와 전기 연결, 열 방출을 맡는다.

공정은 수백 단계에 이르고, 웨이퍼는 그 단계를 모두 정상으로 통과해야 양품이 된다. 각 단계의 정상 비율이 서로 독립이라고 단순화하면 전체 수율은 단계별 비율을 모두 곱한 값이다.

단계 하나에서 1%를 잃는 정도로는 사소해 보여도, 단계가 쌓이면 전체의 절반 이상이 사라진다. 이 때문에 공정은 먼지 같은 입자를 극도로 줄인 클린룸에서 진행되고, 단계마다 두께와 선폭을 재서 이상을 일찍 잡아낸다.

각 단계는 별도의 폴더에 이론이 정리되어 있다. 처음 공부한다면 단계 순서대로 폴더의 첫 글부터 읽는 것이 자연스럽다.

• 웨이퍼 제조: 초크랄스키 공정
• 산화: 건식 산화
• 포토: 노광 공정
• 식각: 건식 식각
• 증착: CVD 공정
• 금속 배선: 구리 다마신 공정
• EDS: EDS 테스트 흐름
• 패키징: 와이어 본딩

트랜지스터가 어떻게 동작하는지는 소자 폴더의 MOSFET에서 이어진다. 그 구조를 먼저 알고 있으면 3~6단계에서 무엇을 만드는지가 더 분명하게 보인다.

• 순서: 웨이퍼 제조 → 산화 → 포토 → 식각 → 증착·이온 주입 → 금속 배선 → EDS → 패키징 (설계는 포함되지 않는다)
• 3~6단계는 층마다 되풀이되며, 틀(포토) → 깎기(식각) → 채우기·성질 바꾸기(증착·이온 주입) → 연결(배선)로 이어진다.
• 식각 선택비는 깎을 막의 식각 속도를 지킬 막의 식각 속도로 나눈 비율이다.
• 구리 배선은 식각이 어려워 다마신으로 만들고, 구리 확산을 막으려고 배리어 메탈을 먼저 입힌다.
• 전공정은 1~6단계, 후공정은 8단계이고 EDS는 그 사이의 검사이다. FEOL은 소자, BEOL은 배선이다.
• 수율은 단계별 정상 비율의 곱이다. 99%가 100단계면 약 37%이다.